Il Network-Conduit È il Processore

Un paradigma per l'eliocentrismo computazionale tramite codice di programmazione standard DDT (DSPC)
Di: Denis "Denko" Tumpic
Ricerca condotta dal 1988 al 1999; presentata come documentazione tecnica retrospettiva

Astratto

Questa tesi presenta una svolta architetturale formale rispetto ai paradigmi di calcolo "centrati sulla scatola" del ventesimo secolo. Mentre la ricerca contemporanea si è concentrata sulla Network of Workstations (NOW) come mezzo per ottenere clustering debole, questo lavoro propone un'integrazione radicale a livello di hardware: l'eliocentrismo computazionale.

Al centro di questa ricerca vi è il DDT Standard Programming Code (DSPC) — un framework di macro-assemblaggio avviato il 1988-05-21 — e il condotto parallelo ad alta velocità Parnet. Dimostriamo che una rete eterogenea di sistemi Amiga può superare i modelli distribuiti tradizionali trattando il condotto di rete come una backplane principale del sistema. Attraverso l'introduzione della Dynamic Instruction Set Computing (DISC), raggiungiamo prestazioni "Soft-ASIC", consentendo ai dispositivi in rete di ridefinire dinamicamente il loro scopo logico. Questo articolo fornisce prove empiriche provenienti dal "Denko Cluster" per dimostrare che la rete non è un periferico, ma il processore stesso.

Introduzione: Il fallimento del monolite

L'architettura tradizionale di von Neumann ha raggiunto un punto di rendimenti decrescenti. In un ambiente desktop standard degli anni '90, l'unità centrale di elaborazione (CPU) è gravata da un "tassello del sistema operativo"—un enorme sovraccarico di cambio contesto, gestione delle interruzioni e livelli di astrazione che effettivamente isolano la macchina.

Propongo il Modello Elio-centrico, un sistema in cui il "Sole" (il Processore di Rete) governa i "Pianeti" (Processori di Rete Cooperativi) attraverso un flusso logico ad alta velocità. Questo si allinea con la visione delle "Reti Attive" (Tennenhouse & Wetherall, 1996), in cui la rete non si limita a trasportare pacchetti ma esegue calcoli all'interno del condotto.

Il Framework DSPC (ist. 1988-05-21)

Per raggiungere la throughput richiesta per una rete come processore, l'astrazione software deve essere eliminata. Il Codice di Programmazione Standard DDT (DSPC, pronunciato DIES-PI-SI) è stato progettato come un framework di macro-assemblaggio ad alte prestazioni.

DSPC consente strutture complesse—cicli, condizionali e procedure modulare—that si espandono durante l'assemblaggio in istruzioni 680x0 esatte a ciclo. Questo fornisce la chiarezza strutturale della programmazione ad alto livello con la velocità di esecuzione pura e a livello di hardware richiesta per la sincronizzazione in tempo reale dell'hardware. Entro il 1988, era evidente che la velocità a livello di hardware fosse l'unico modo per facilitare la sincronizzazione in tempo reale delle porte parallele senza le penalità di latenza introdotte dal kernel.

L'Ipotesi del Condotto: Parnet come Bus di Sistema

La spina dorsale fisica del Denko Cluster è il protocollo Parnet. Mentre le reti tradizionali (Ethernet) soffrono di bloat dello stack di protocollo, Parnet sfrutta i chip CIA (Complex Interface Adapter, MOS6526) dell'Amiga per la sincronizzazione a livello hardware.

Architettura CIA in Parnet:

• CIA-A ($BFE000–$BFEFFF): Gestisce la porta dati parallela (8 bit) e la logica degli interrupt del timer
• CIA-B ($BFD000–$BFDFFF): Gestisce i segnali di handshake (REQ, ACK) e la generazione dell'orologio tramite contatori timer a 24 bit
• Protocollo della porta parallela: I/O diretto sul bus degli indirizzi, con il timer hardware di CIA-B che fornisce impulsi di clock a circa 1 MHz per ogni divisione del clock della CPU

Trattando il cavo parallelo come un'estensione Direct Memory Access (DMA), i nodi guidati da DSPC scambiano dati a velocità vicine a quelle del bus locale. Ciò crea un "condotto" in cui i dati vengono elaborati mentre sono in transito, richiamando i concetti degli array sistolici introdotti da H.T. Kung (1982), in cui i dati scorrono attraverso un insieme di celle, ciascuna delle quali esegue una parte del compito.

L'insight architetturale chiave: il timer hardware della CIA funge da orologio distribuito tra i nodi, eliminando il jitter inerente alla sincronizzazione controllata dal software. Questa precisione è stata fondamentale per il voting a maggioranza della Triad Logic.

Ritardo di propagazione e il limite della velocità della luce

La ricerca delle prestazioni bare-metal ha portato a una consapevolezza più profonda: il ritardo di propagazione è l'ultima frontiera del calcolo distribuito. In qualsiasi sistema in rete, le informazioni non possono viaggiare più veloci della velocità della luce—un limite fisico inamovibile. La latenza $\tau$ misurata nel Denko Cluster ($\sim 0.5\text{ ms}$) non rifletteva solo l'impedenza elettrica nel rame, ma la velocità fondamentale di propagazione delle onde elettromagnetiche attraverso il cavo parallelo.

Per un cavo parallelo non schermato di lunghezza $L$, il ritardo di propagazione è approssimativamente:

$\Delta t_{\text{prop}} = \frac{L}{c_{\text{medium}}} \approx \frac{L}{0.67c}$

dove $c = 3 \times 10^8 \text{ m/s}$ è la velocità della luce e $0.67c$ è una tipica velocità di propagazione nel rame (a causa degli effetti dielettrici). Nei cavi di 8–10 metri utilizzati nel Denko Cluster, questo ha prodotto $\Delta t_{\text{prop}} \approx 40–50 \text{ ns}$ per direzione—trascurabile rispetto ai tempi di ciclo della CPU, ma cumulativo su più nodi.

Percorsi ottici e l'orizzonte relativistico

Nelle fasi iniziali della concezione del progetto, ho immaginato di utilizzare la trasmissione via fibra ottica per avvicinarsi al limite teorico: la propagazione a $c_{\text{fiber}} \approx 0.67c$, appena più lenta della velocità della luce stessa. Sebbene la velocità relativa del rame sia simile, le fibre ottiche offrivano un vantaggio cruciale: l'immunità alle interferenze elettromagnetiche. I limiti di integrità del segnale che alla fine hanno vincolato Heliocentric (EMI su cavi non schermati) sarebbero stati del tutto mitigati dalla fibra di vetro.

In modo ancora più radicale, ho considerato la domanda: qual è il limite fisico assoluto per un processore distribuito? Dai principi relativistici, qualsiasi calcolo che copre una distanza $d$ comporta un ritardo irriducibile:

$\Delta t_{\text{min}} = \frac{d}{c}$

Questo non è un limite di ingegneria—è una conseguenza della relatività generale. Due processori separati da un chilometro non possono scambiarsi informazioni più velocemente di $\Delta t \approx 3.3 \text{ μs}$. Questo limite fondamentale si applica universalmente, indipendentemente dal fatto che il segnale viaggi attraverso rame, fibra o vuoto.

Chiarimento: Fisica Classica, Non Quantistica

Per essere espliciti: questa analisi si basa sulla elettromagnetismo classico e sulla relatività, non sulla meccanica quantistica. Non vi è entanglement, né sovrapposizione, né coerenza nel senso quantistico. Il "determinismo" cercato in Heliocentric Computing era determinismo classico—la richiesta che un segnale inviato al tempo $t$ dal nodo A arrivi al nodo B al tempo $t + \Delta t_{\text{prop}}$, con alta precisione. Il timer hardware della CIA forniva questa sincronizzazione deterministica mantenendo un riferimento di clock globale su tutti i nodi, visibile alla logica di voto maggioritario.

La coerenza, nel contesto di Heliocentric, significava allineamento temporale: tutti e tre i nodi di una Triade dovevano campionare il loro risultato allo stesso istante globale, affinché il voto maggioritario fosse valido. Ciò richiedeva una precisione a livello di nanosecondi, non i tempi di coerenza quantistica (femtosecondi) dei sistemi quantistici contemporanei.

Il Parnet come Approssimazione al Limite della Luce

Il protocollo Parnet, sfruttando timer hardware per la sincronizzazione, avvicinava il sistema a questo ideale relativistico più di qualsiasi approccio basato sul software. Ogni segnale bit-bang, temporizzato dalla CIA, si propagava alla velocità elettromagnetica con un sovraccarico minimo. Il protocollo era, in sostanza, un tentativo di estrarre il calcolo deterministico dalla fisica stessa—trattare i cavi non come infrastruttura periferica, ma come partecipanti attivi nel substrato computazionale, soggetti unicamente alle leggi dell’elettromagnetismo e della relatività.

L'Ipotesi DISC: Computing con Set di Istruzioni Dinamico

La maggior parte dei microcontrollori sono ASIC progettati per uno scopo unico. DISC suggerisce che, attraverso l'iniezione volatili di istruzioni, qualsiasi nodo connesso può essere riproposizionato—un precursore dei moderni shader GPU e della riconfigurazione FPGA.

Un nodo abilitato DISC che esegue un micro-kernel DSPC può ricevere un nuovo set di istruzioni tramite il canale Parnet. Ad esempio, un Amiga 500 inattivo (68000 @ 7,14 MHz) può essere "iniettato" con un frammento logico specializzato che lo riconfigura in un convertitore di spazio colore a 24 bit. Durante la durata di tale compito, il nodo opera come un'unità hardware dedicata, raggiungendo efficienze che il codice general-purpose non può eguagliare.

Meccanismo di Iniezione DISC:

• Il NP incapsula il codice DSPC compilato (tipicamente 2–8 KB) in un Logic Packet
• Il micro-kernel del CNP riceve questo tramite Parnet, scrivendolo in una regione di RAM protetta
• Il puntatore di esecuzione salta al codice iniettato; tutti i cicli macchina successivi sono dedicati al compito specializzato
• Al termine, l'esecuzione ritorna al ciclo di ascolto del kernel

Questo approccio evitava il sovraccarico del bytecode interpretato o della compilazione JIT, entrambi eccessivamente costosi sull'hardware degli anni '80–'90.

Topologia Eliocentrica e Ramificazione Asincrona

Il modello eliocentrico si discosta dall'egualitarismo peer-to-peer. Il Network Processor (NP) mantiene un "Registro Gravitazionale" dei Cooperative Network Processors (CNPs) disponibili.

Il Cluster Denko: Configurazione Hardware

Il testbed per questa ricerca era composto da:

Ruolo	Piattaforma	CPU	Frequenza	Memoria
Processore di Rete	Amiga 500 Plus	68030/68882	50 MHz	8 MB
CNP Primario	Amiga 1200	68020	14 MHz	4 MB
CNP Secondario	Amiga 1000	68000	7,14 MHz	1 MB
CNP Terziario	Amiga 1000	68000	7,14 MHz	1 MB

Una configurazione eterogenea era intenzionale: il sistema è stato progettato per dimostrare l'efficienza del load balancing e dello scheduler su processori con capacità diverse. Il Gravitational Registry del NP manteneva una matrice delle capacità, tracciando la velocità, la memoria e il carico corrente di ogni CNP.

Ramificazione Non Deterministica Distribuita (l'"If Asincrono")

Una delle implementazioni più radicali in DSPC è il trattamento della logica condizionale. Nell'elaborazione tradizionale, una diramazione causa uno stall nella pipeline. Nel nostro modello:

1. Il NP incontra una diramazione logica.
2. Invia simultaneamente il percorso Vero a CNP-Alpha e il percorso Falso a CNP-Beta.
3. Entrambi i nodi eseguono la logica alla massima velocità nativa.
4. Una volta risolta la condizione, il risultato non valido viene scartato e quello valido viene salvato nella memoria condivisa.

Questo approccio elimina completamente le penalità legate alla previsione delle diramazioni—al costo di una computazione ridondante. Il compromesso è favorevole quando:

• La condizione della diramazione non può essere conosciuta fino a una fase avanzata dell'esecuzione (es. terminazione dipendente dai dati)
• Entrambi i percorsi hanno tempi di esecuzione approssimativamente uguali (vedi Appendice I)
• L'overhead del handshake Parnet $\tau$ è trascurabile rispetto al tempo di esecuzione per ogni percorso

L'efficienza $\eta$ è modellata come:

$\eta = \frac{T_{\text{exec}}(f)}{\max(T_{\text{true}}, T_{\text{false}}) + \tau}$

dove $T_{\text{exec}}(f)$ è il tempo totale della CPU risparmiato grazie all'esecuzione parallela, e $\tau \approx 0.5\text{ ms}$ è l'overhead del handshake Parnet.

Modello di Memoria e Coerenza dello Stato Condiviso

Il Denko Cluster impiegava un Modello di Memoria Debolmente Accoppiato con sincronizzazione esplicita:

• Memoria Locale: Ogni nodo manteneva una RAM privata per il proprio stack e i registri di lavoro
• Buffer della Conduzione Condivisa: Un SRAM dual-port da 2 KB su ogni nodo fungeva da interfaccia Parnet, accessibile sia dalla CPU locale che dal NP remoto
• Protocollo di Coerenza: Nessuna coerenza automatica della cache. Il NP manteneva un Log di Coerenza—un registro sequenziale di tutte le modifiche ai dati condivisi, riprodotto su richiesta dai CNP
• Disciplina Write-Through: Tutti i codici iniettati da DISC operavano con semantica write-through rigorosa; nessun buffering dei risultati fino a un commit esplicito tramite DDT_Conduit_Commit (vedi Appendice A)

Questo modello esplicito evitava la complessità dell'hardware per la coerenza della cache distribuita, che era impraticabile sui processori degli anni '80–'90. Il costo era una latenza maggiore per l'accesso allo stato condiviso ($\sim 2–5\text{ ms}$ per round-trip), ma la semplicità e la determinismo erano essenziali per garantire tempi reali rigorosi nel voto a maggioranza della Triad Logic.

Fault Tolerance: Il Modello Triad Logic

Per mantenere l'affidabilità utilizzando conduzioni non schermate, impieghiamo Elaborazione Ridondante. Il NP invia la logica critica a una "Triade" di tre CNP. La probabilità di errore su tutto il sistema $P_{sys}$ viene calcolata utilizzando l'affidabilità di un singolo nodo $p$:

$P_{\text{sys}} = 3p^2 - 2p^3$

Se $p = 0.01$, $P_{\text{sys}}$ scende a $0.000298$, consentendo un'affidabilità di livello supercomputer utilizzando hardware consumer.

Prestazioni Comparative: Il Denko Cluster

Compito	Standalone (060/50MHz)	Denko Cluster (DSPC/Parnet)	Guadagno di Efficienza
Mandelbrot (Iter: 256)	12.4s	3.1s	400%
Ray-Trace (Riflessioni)	45.2s	9.8s	461%
Latenza della Conduzione $\tau$	N/A	< 0.5ms	Ottimale

Contesto comparativo: NOW vs. Elicentrico

La ricerca contemporanea sul calcolo distribuito (1995–1999) ha perseguito strategie diverse:

Aspetto	NOW	Beowulf	Elicentrico
Interconnessione	Ethernet (10/100 Mbps)	Ethernet	Cavo parallelo non schermato
Latenza	5–50 ms	5–50 ms	0,5–2 ms
Throughput	10–12 MB/s	10–12 MB/s	297,5 KB/s (bit-bang)
Sincronizzazione	Software (TCP/IP)	Software (TCP/IP)	Timer hardware CIA
astrazione	Livello elevato (PVM, MPI)	Livello elevato (MPI)	Assembly a livello di hardware nudo
Scalabilità	10–50 nodi	50–centinaia di nodi	Massimo 32 nodi
Tolleranza agli errori	A livello di applicazione	A livello di applicazione	Votazione maggioritaria hardware

Elicentrico ha scambiato la scalabilità con la determinismo e la prevedibilità della latenza—una strategia valida per elaborazione di segnali in tempo reale e compiti di controllo, ma insostenibile per il calcolo general-purpose. Il Denko Cluster ha ottenuto una latenza per compito superiore, ma non è riuscito a raggiungere la scala dei sistemi cluster commerciali, diventando infine un vicolo cieco architetturale.

Conclusione: La macchina destrutturata

La ricerca conclude che la "scatola" è un vincolo artificiale. Il calcolo Elicentrico, alimentato dal Codice di programmazione standard DDT, dimostra che una rete di nodi a livello di hardware nudo è un'entità più resiliente e potente di qualsiasi supercomputer monolitico. La rete non è più solo un mezzo per far comunicare i computer; la rete è il processore.

Il substrato fisico come calcolo

Quando SETI@home e Folding@home emersero nel 1999, non vidi innovazione—vidi una conferma. Il mondo stava finalmente raggiungendo ciò che avevo costruito nel mio laboratorio disordinato: una rete in cui le macchine inattive diventavano processori, non periferiche.

Ma la mia visione andava ancora oltre. I cavi stessi, i segnali di handshake che attraversavano il rame, gli impulsi del timer della CIA—questi non sono condotti per il calcolo. Essi sono il calcolo. Ogni elettrone che scorre attraverso la porta parallela, ogni impulso bit-bang sincronizzato sulla Parnet, ogni voto a maggioranza risolto nella Triad Logic—l'intero substrato fisico partecipa alla trasformazione dei dati in risultato.

Questa formalizzazione rappresenta un'inversione radicale: il processore non è una scatola con una rete collegata. Il processore è la rete, i cavi, i segnali di temporizzazione, l'orologio distribuito, il substrato fisico della coordinazione stessa. In questo paradigma, il silicio cessa di essere il luogo del calcolo; invece, il calcolo emerge dal movimento orchestrato dell'informazione attraverso lo spazio, temporizzato dall'hardware e imposto dalle leggi fisiche.

I cavi non sono periferici. I segnali di temporizzazione non sono ausiliari. Le transizioni di tensione su un connettore di porta parallela non sono sovraccarico—sono il battito cardiaco del processore. Nell'Eliocentric Computing, non esiste distinzione tra infrastruttura e calcolo. Il confine si dissolve.

Questa è la visione che ora formalizzo.

Contesto Storico e Traiettoria Tecnologica

Sebbene il Denko Cluster abbia raggiunto i suoi obiettivi di prestazione, il progetto fu infine abbandonato a causa della convergenza di fattori tecnici e di mercato:

Collasso della Piattaforma Hardware

L'ecosistema hardware fondamentale collassò in modo catastrofico:

• Fallimento di Commodore (aprile 1994): Il produttore principale dei sistemi Amiga cessò le attività, eliminando le catene di approvvigionamento per nuovi hardware. Le unità Amiga 4000 esistenti divennero rare; l'infrastruttura di supporto scomparve. A metà degli anni '90, la base installata di sistemi Amiga si ridusse in modo irreversibile.

• Sospensione del Motorola 68k: Motorola phase-out il MC68040 e successivamente interruppe lo sviluppo ulteriore della famiglia 680x0. Non fu previsto alcun architettura successiva. L'insieme di istruzioni 680x0 divenne storico. Senza nuovi chipset, la piattaforma hardware non poteva evolversi, e l'espansione a frequenze più elevate o a un maggior numero di core risultò impossibile all'interno dell'ecosistema DSPC/Amiga.

Convergenza Tecnologica Competitiva

Tre ulteriori fattori resero obsoleta l'architettura di Heliocentric Computing:

1. Limiti dell'integrità del segnale: I cavi paralleli non schermati oltre gli 8–10 metri mostravano interferenze elettromagnetiche (EMI) che corrompevano la sincronizzazione del flusso di bit. Questo limite sembrava immutabile senza costose schermature e segnali differenziali attivi—entrambi non praticabili per una diffusione su larga scala.

2. Convergenza delle tecnologie di rete: Tra il 1999 e il 2001, Ethernet a Gigabit e le tecnologie a struttura commutata (es. Myrinet, InfiniBand) offrivano larghezza di banda e affidabilità superiori rispetto ai protocolli personalizzati, rendendo insostenibili le soluzioni proprietarie.

3. Evoluzione della CPU: L'avvento dei processori multi-core e degli insiemi di istruzioni vettoriali (SSE, AltiVec) all'interno della CPU stessa ha annullato il vantaggio dei nodi paralleli. Le architetture Intel e PowerPC hanno alimentato il nascente mercato delle workstation; i sistemi Amiga non riuscirono a competere. Le workstation divennero sufficientemente potenti da rendere poco vantaggioso il coordinamento distribuito su hardware nudo.

Conseguenze Tecnologiche

Questo lavoro rappresenta un ramo tecnologico potato—dimostrato in principio ma reso insostenibile dall'estinzione della sua piattaforma ospite. Tuttavia, i principi fondamentali—in particolare il DISC (iniezione dinamica delle istruzioni) e la riconfigurabilità soft—preannunciano l'elaborazione eterogenea moderna: i programmi shader GPU si ricompilano dinamicamente per diversi carichi di lavoro, e le FPGA offrono l'iniezione di logica programmabile. La visione del "soft-ASIC" qui perseguita (1988–1999) è oggi pratica standard nell'elaborazione ad alte prestazioni contemporanea.

Appendice A: Logica macro DSPC per il ramificazione asincrona

; ************************************************************  
; DDT STANDARD PROGRAMMING CODE (DSPC) - ASYNC BRANCH MODULE  
; Created: 1988-05-21 | Author: Denis "Denko" Tumpic  
; ************************************************************

MACRO DDT_ASYNC_IF  
    LEA     CNP_Registry, A0  
    MOVE.L  (A0)+, D0           ; Target Alpha (True Path)  
    MOVE.L  (A0)+, D1           ; Target Beta (False Path)

    JSR     DDT_Conduit_Inject_True(D0)  
    JSR     DDT_Conduit_Inject_False(D1)

    CMPI.L  #TARGET_VAL, D2  
    BNE.S   .ResolveFalse

.ResolveTrue:  
    JSR     DDT_Conduit_Commit(D0)  
    JSR     DDT_Conduit_Discard(D1)  
    BRA.S   .EndBranch

.ResolveFalse:  
    JSR     DDT_Conduit_Commit(D1)  
    JSR     DDT_Conduit_Discard(D0)

.EndBranch:  
ENDM

Appendice B: Mappa dei registri hardware Parnet CIA-A/B

Registro	Indirizzo	Funzione in DSPC
CIAA_PRA	$BFE001	Direzione dati / Bit-Bang parallelo
CIAB_PRB	$BFD000	Sincronizzazione ACK/REQ di handshake
CIAA_TALO	$BFE401	Byte basso del clock della conduzione
CIAA_TAHI	$BFE501	Byte alto del clock della conduzione

Appendice C: Implementazione del votante maggioritario DSPC

MACRO DDT_VOTE_TRIAD  
.CompareLoop:  
    MOVE.L  (A1)+, D1           ; Load Result Alpha  
    MOVE.L  (A2)+, D2           ; Load Result Beta  
    MOVE.L  (A3)+, D3           ; Load Result Gamma

    CMP.L   D1, D2  
    BEQ.S   .AlphaBetaMatch       
    CMP.L   D1, D3  
    BEQ.S   .AlphaGammaMatch      
    CMP.L   D2, D3  
    BEQ.S   .BetaGammaMatch     

    JSR     DDT_Handle_System_Fault  
    BRA.S   .NextLong

.AlphaBetaMatch:  
.AlphaGammaMatch:  
    MOVE.L  D1, (A4)+           ; Commit valid result  
    BRA.S   .DoneLong  
.BetaGammaMatch:  
    MOVE.L  D2, (A4)+             
.DoneLong:  
    DBF     D0, .CompareLoop      
ENDM

Appendice D: Analisi della capacità — Parnet vs. Bus 68000

Larghezza di banda interna del 68000 a $7.14 \text{ MHz}$ (tempo di ciclo del 68000: ~140 ns):

$BW_{\text{int}} = \frac{7.14 \times 10^6}{12} \times 4 \approx 2.38 \text{ MB/s}$

Larghezza di banda della conduzione tramite Bit-Bang DSPC (circa 24 cicli/byte):

$BW_{\text{cond}} = \frac{7.14 \times 10^6}{24} \times 1 \approx 297.5 \text{ KB/s}$

Appendice E: Scalabilità e il limite gravitazionale

Il numero massimo di nodi $N_{max}$ che un NP può governare:

$N_{\text{max}} < \frac{T_{\text{task}}}{\sigma_{\text{handshake}} + \tau_{\text{conduit}}}$

Per un NP A4000 (68040 a 25 MHz), $N_{\text{max}} \approx 32$ nodi prima della saturazione della larghezza di banda.

Appendice F: Contesto IEEE per sistemi distribuiti tolleranti ai guasti

La logica del Triad utilizzata nel cluster Denko trova le sue radici teoriche nei lavori di John von Neumann (1956) sulla sintesi di organismi affidabili da componenti non affidabili.

Riferimenti fondamentali

Von Neumann, J. (1956). "Probabilistic Logics and the Synthesis of Reliable Organisms from Unreliable Components." In Automata Studies, a cura di C. E. Shannon & J. McCarthy. Princeton University Press.
Disponibile: Google Books | Archive.org

Letteratura contemporanea sulla tolleranza agli errori

• Pradhan, D. K. (1996). Fault-Tolerant Computer System Design. Prentice Hall. ISBN 0-13-057887-8.
  (Riferimento completo su TMR, voto a maggioranza e strategie di ridondanza hardware.)

• Siewiorek, D. P., & Swarz, R. S. (1992). Reliable Computer Systems: Design and Evaluation (2nd ed.). Digital Press. ISBN 1-55558-064-7.
  (Testo autorevole sull’analisi della affidabilità e la classificazione dei modelli di guasto. La Triad Logic del Denko Cluster implementa direttamente il paradigma della Ridondanza Modulare Triplice (TMR) discusso nel Capitolo 5.)

Relazione con la tolleranza agli errori moderna

Il modello Triad Logic precede di decenni la tolleranza formale agli errori bizantini, ma ne applica principi simili:

• Consenso tramite voto a maggioranza (approccio classico, anni '50–'70)
• Tolleranza ai guasti di un singolo nodo (equivalente a $f=1$ su $n=3$)
• Protocollo di commit deterministico (simile al two-phase commit, ma sincrono)

Sistemi contemporanei come il consenso Raft e la Byzantine Fault Tolerance pratica (PBFT) costruiscono su queste fondamenta con assunzioni asincrone e meccanismi di elezione del leader. L’approccio sincrono e temporizzato a livello hardware di Heliocentric era più semplice ma meno scalabile.

Appendice G: Glossario della terminologia di Denko Labs

• CNP: Cooperative Network Processor (I Pianeti).
• Conduit: Percorso dati parallelo a livello hardware.
• DISC: Dynamic Instruction Set Computing.
• DSPC: DDT Standard Programming Code (Stimato 1988-05-21).
• NP: Network Processor (Il Sole).

Appendice H: Analisi comparativa del timing e della latenza del bus

DSPC riduce la "penalità di rete" a circa $1\%$. Se un’operazione richiede $500 \text{ ms}$ localmente ma solo $5 \text{ ms}$ per la trasmissione, il vantaggio architetturale dell’esecuzione parallela supera il costo di trasmissione.

Appendice I: La modellizzazione dell'efficienza del "If" distribuito

L'efficienza è massimizzata quando $T_{\text{true}} \approx T_{\text{false}}$. Nei rami sbilanciati, il NP utilizza la Programmazione Previsionale per assegnare il percorso più lungo al CNP più veloce (ad esempio, 68030 @ 40MHz o 68040).

Appendice J: Macro di bit-manipolazione DSPC CIA-8520

MACRO DDT_SEND_BYTE  
    ; Input: D0 = Byte to Send  
    MOVE.B  D0, ($BFE001)       ; Place data on CIAA  
    BSET    #0, ($BFD000)       ; Pulse BUSY High (CIAB)  
.WaitAck:  
    BTST    #3, ($BFD000)       ; Wait for ACK  
    BEQ.S   .WaitAck              
    BCLR    #0, ($BFD000)       ; Clear BUSY  
ENDM

Appendice K: Specifica del protocollo di iniezione logica DISC

I pacchetti logici sono composti da:

1. Intestazione (16 byte): Firma DSPC e ID del profilo DISC.
2. Core logico: Codice PIC 68k grezzo (Position Independent Code).
3. Vettore di uscita: Comando di ritorno allo stato "In ascolto".

Riferimenti

1. Anderson, T. E., et al. (1995). "A Case for NOW." IEEE Micro, 15(3), 54–64.
   DOI: 10.1109/40.387590

2. Kung, H. T. (1982). "Why systolic architectures?" IEEE Computer, 15(1), 37–46.
   DOI: 10.1109/MC.1982.1658839

3. Tennenhouse, D. L., & Wetherall, D. J. (1996). "Towards an Active Network Architecture." ACM SIGCOMM Computer Communication Review, 26(2), 5–18.
   DOI: 10.1145/231699.231701

4. Tumpic, D. (1988). "DDT Standard Programming Code (DSPC) Specification." Denko Labs Technical Memorandum. (Archivio storico; non revisionato tra pari.)

5. Von Neumann, J. (1956). "Probabilistic Logics and the Synthesis of Reliable Organisms from Unreliable Components." In Automata Studies, edited by C. E. Shannon & J. McCarthy. Princeton University Press.
   Disponibile: Google Books

6. Siewiorek, D. P., & Swarz, R. S. (1992). Reliable Computer Systems: Design and Evaluation (2nd ed.). Digital Press.

7. Pradhan, D. K. (1996). Fault-Tolerant Computer System Design. Prentice Hall.

Riferimenti storici aggiuntivi

• Commodore Computers. Procedura di fallimento, aprile 1994. Corte di Fallimento degli Stati Uniti, Distretto Orientale di New York.
• Motorola Semiconductor Products Division. "Manuale dell'utente MC68040." Revisione 1.0, 1990. (Ultimo processore ad alte prestazioni della serie 680x0; senza successori.)
• Amiga, Inc. Manuali di riferimento hardware per l'Adattatore Interfaccia Complessa CIA-8520 (MOS6526). (Attualmente disponibili negli archivi retro-computing.)