Mreža-Kondukt je Procesor

Paradigma za heliocentrično računanje putem DSPC standardnog programskog koda
Autor: Denis „Denko“ Tumpić
Istraživanje provedeno 1988.–1999.; predstavljeno kao povijesna tehnička dokumentacija

Sažetak

Ova disertacija predstavlja formalni odmak od „kutijastih“ računskih paradigmi 20. stoljeća. Iako su savremena istraživanja fokusirana na mrežu radnih stanica (NOW) kao sredstvo za labavo klastere, ovo istraživanje predlaže radikalnu integraciju na razini sirova hardvera: heliocentrično računanje.

Centralni element ovog istraživanja je DSPC (DDT Standard Programming Code) — makro-asembler okvir koji je započet 21. svibnja 1988. — te visokobrzinski paralelni kondukt Parnet. Pokazujemo da heterogena mreža Amiga sustava može preći tradicionalne distribuirane modele tako da mrežni kondukt tretira kao glavnu pozadinsku ploču sustava. Kroz uvođenje dinamičkog računanja skupom naredbi (DISC) postižemo „mekšu ASIC“ performansu, omogućujući mrežnim uređajima da dinamički predefiniraju svoju logičku svrhu. Ovaj rad pruža empirijske dokaze iz „Denko klastera“ kako bi dokazao da mreža nije periferni uređaj, već sam procesor.

Uvod: Neuspjeh monolita

Tradicionalna von Neumann arhitektura dostigla je točku smanjujućih dobiti. U standardnom radnom okruženju iz 1990-ih, centralni procesor (CPU) opterećen je „porezom na operacijski sustav“ — ogromnim nadogradnjama zbog prebacivanja konteksta, obrade prekida i slojeva apstrakcije koji učinkovito izoliraju stroj.

Predlažem heliocentrični model, sustav u kojem „Sunce“ (mrežni procesor) upravlja „planetama“ (kooperativnim mrežnim procesorima) kroz visokobrzinski logički tok. Ovo se slaže s vizijom „aktivnih mreža“ (Tennenhouse & Wetherall, 1996), gdje mreža ne samo da transportira pakete već obavlja računanje unutar samog kondukta.

DSPC okvir (osnovan 21. svibnja 1988.)

Da bi se postigla propusnost potrebna za mrežu kao procesor, apstrakcija softvera mora biti uklonjena. Standardni DSPC programski kod (DSPC, izgovara se DIES-PI-SI) razvijen je kao visokoučinkoviti makro-sastavljački okvir.

DSPC omogućuje složene strukture – petlje, uvjetne naredbe i modulare procedura – koje se tijekom sastavljanja proširuju u ciklusno točne naredbe 680x0. Ovo pruža strukturnu jasnoću visokorazina programiranja uz sirovu, bare-metal brzinu izvođenja koja je potrebna za stvarno vrijeme sinhronizacije hardvera. Do 1988. godine bilo je očito da je bare-metal brzina jedini način da se omogući stvarno vrijeme sinhronizacije paralelnih priključaka bez kašnjenja koja uzrokuje jezgra.

Hipoteza kanala: Parnet kao sustavna magistrala

Fizička leđa Denko klastera je protokol Parnet. Dok tradicionalne mreže (Ethernet) trpe bloat protokolnog steka, Parnet koristi CIA čipove Amige (Complex Interface Adapter, MOS6526) za sinhronizaciju na razini hardvera.

Arhitektura CIA u Parnetu:

• CIA-A ($BFE000–$BFEFFF): Upravlja paralelnim ulazno-izlaznim priključkom (8-bitni) i logikom prekida tajmera
• CIA-B ($BFD000–$BFDFFF): Upravlja signalima rukovanja (REQ, ACK) i generira satni signal putem 24-bitnih tajmera
• Protokol paralelnog priključka: Direktni I/O na adresnoj magistrali, pri čemu CIA-B tajmer generira satne impulse na brzini od otprilike 1 MHz po dijeljenju procesorskog sata

Tretirajući paralelni kabel kao ekstenziju Direct Memory Access (DMA), čvorovi pokrenuti DSPC-om razmjenjuju podatke brzinama koje teže lokalnim brzinama magistrale. Ovo stvara „kanal“ u kojem se podaci obrađuju tijekom prijenosa, oponašajući koncepte sistoličkih nizova koje je osmislio H.T. Kung (1982.), gdje podaci protječu kroz skup ćelija, a svaka obavlja dio zadatka.

Ključna arhitektonska ideja: CIA-ov hardverski tajmer služi kao distribuirani sat između čvorova, eliminirajući nesigurnost koja je karakteristična za softverski kontroliranu sinhronizaciju. Ova preciznost bila je kritična za većinsko glasovanje Triad Logike.

Kašnjenje širenja i granica brzine svjetlosti

Traganje za performansama na nivou sirovog hardvera dovelo je do dubljeg shvaćanja: kašnjenje širenja je posljednja granica distribuiranog računanja. U bilo kojem mrežnom sustavu, informacije ne mogu putovati brže od brzine svjetlosti — to je čvrsta fizička granica. Kašnjenje $\tau$ izmjereno u Denko klasteru ($\sim 0.5\text{ ms}$) nije odbijalo samo električnu impedanciju u bakru, već i temeljnu brzinu elektromagnetskog vala koji se širi kroz paralelni kabel.

Za nezaštićeni paralelni kabel duljine $L$, kašnjenje širenja iznosi približno:

$\Delta t_{\text{prop}} = \frac{L}{c_{\text{medium}}} \approx \frac{L}{0.67c}$

gdje je $c = 3 \times 10^8 \text{ m/s}$ brzina svjetlosti, a $0.67c$ tipična brzina širenja u bakru (zbog dielektričnih efekata). U kabelima duljine 8–10 metara koji su korišteni u Denko klasteru, ovo je dalo $\Delta t_{\text{prop}} \approx 40–50 \text{ ns}$ po smjeru — zanemarivo u usporedbi s vremenima CPU ciklusa, ali kumulativno kod više čvorova.

Optički putovi i relativistički horizont

U ranim fazama konceptualizacije projekta, predstavljao sam korištenje optičkog prijenosa kako bi se pristupilo teorijskom limitu: širenje brzinom $c_{\text{fiber}} \approx 0.67c$, gotovo tako brzo kao sama brzina svjetlosti. Iako je relativna brzina bakra slična, optička vlakna nude ključnu prednost: imunost na elektromagnetske smetnje. Limite integriteta signala koji su na kraju ograničili Heliocentrični (EMI preko nezaštićenih kabela) bio bi potpuno smanjen pomoću staklenih vlakanaca.

Još radikalnije, razmišljao sam o pitanju: kakav je apsolutni fizički vrhunac distribuiranog procesora? Iz relativističkih načela, svaki izračun koji obuhvaća udaljenost $d$ uzrokuje neizbježno kašnjenje:

$\Delta t_{\text{min}} = \frac{d}{c}$

Ovo nije ograničenje inženjeringa — to je posljedica opće relativnosti. Dva procesora odvojena jednim kilometrom ne mogu razmijeniti informacije brže od $\Delta t \approx 3.3 \text{ μs}$. Ova temeljna granica vrijedi univerzalno, bilo da signal putuje kroz bakar, vlakna ili vakuum.

Pojašnjenje: Klasična fizika, ne kvantna

Da bude jasno: ova analiza temelji se na klasičnoj elektromagnetizmu i relativnosti, a ne kvantnoj mehanici. Nema entanglementa, niti superpozicije, niti koherentnosti u kvantnom smislu. „Determinizam“ koji je tražen u Heliocentric Computing-u bio je klasični determinizam – zahtjev da signal poslan u vremenu $t$ s čvora A stigne na čvor B u vremenu $t + \Delta t_{\text{prop}}$, s visokom točnošću. Hardverski sat CIA-a osigurao je ovaj deterministički sinkronizaciju održavanjem globalnog vremenskog referentnog okvira za sve čvorove, vidljiv logici većinske glasovanja.

Koherentnost u kontekstu Heliocentric-a značila je vremenska usklađenost: sva tri čvora u Triadi morala su uzimati svoj rezultat u istom globalnom vremenu, kako bi većinsko glasovanje bilo važeće. To je zahtijevalo točnost na razini nanosekundi, a ne kvantnu koherentnost (femtosekunde) savremenih kvantnih sustava.

Parnet kao približavanje brzini svjetlosti

Protokol Parnet, koristeći hardverske satove za sinkronizaciju, približio je sustav ovom relativističkom idealu više nego bilo koji pristup temeljen na softveru. Svaki bit-bang signal, vremenski određen od strane CIA-a, širio se elektromagnetskim brzinama s minimalnim nadogradnjama. Protokol je bio, po suštini, pokušaj izdvajanja determinističkog izračuna iz same fizike – tretiranje kabela ne kao perifernog infrastrukturnog elementa, već kao aktivnog sudionika u računalnoj podlozi, podvrgnutog samo zakonima elektromagnetizma i relativnosti.

DISC hipoteza: Dinamičko računanje s promjenjivim skupom naredbi

Većina mikrokontrolera su ASIC-ovi dizajnirani za jednu svrhu. DISC predlaže da se putem privremene injekcije naredbi bilo koji mrežni čvor može prenamijeniti — predhodnik modernih shader programa GPU-a i rekonfiguracije FPGA-ova.

Čvor omogućen DISC-om koji pokreće mikrojezgro DSPC može primiti novi skup naredbi putem kanala Parnet. Na primjer, neaktivni Amiga 500 (68000 @ 7,14 MHz) može se „injektirati“ specijaliziranom logičkom fragmentacijom koja ga preoblikuje u pretvarač prostora boja od 24 bita. Tijekom tog zadatka, čvor radi kao posvećeni hardverski motor, postižući učinkovitost koju opće svrhe kod ne može postići.

Mehanizam DISC injekcije:

• NP pakira kompajlirani DSPC kod (obično 2–8 KB) u Logic Packet
• Mikrojezgro CNP-a prima ovaj paket putem Parneta, piše ga u zaštićeni područje RAM-a
• Pokazivač izvođenja skoči na injektirani kod; svi sljedeći strojni ciklusi posvećeni su specijaliziranom zadatku
• Nakon završetka, izvođenje se vraća na slušajući kernel loop

Ovaj pristup je izbjegao troškove interpretiranog bajtkoda ili JIT kompilacije, što je na hardveru iz 1980-ih i 1990-ih bilo prekomjerno skupo.

Heliocentrična topologija i asinhrono grananje

Heliocentrični model odstupa od peer-to-peer jednakosti. Mrežni procesor (NP) održava „Gravitacijski registar“ dostupnih Suradničkih mrežnih procesora (CNPs).

Denko klaster: Konfiguracija opreme

Testni okvir za ovu istraživanje sastojao se od:

Uloga	Platforma	CPU	Takt	Memorija
Mrežni procesor	Amiga 500 Plus	68030/68882	50 MHz	8 MB
CNP primarni	Amiga 1200	68020	14 MHz	4 MB
CNP sekundarni	Amiga 1000	68000	7,14 MHz	1 MB
CNP tercijarni	Amiga 1000	68000	7,14 MHz	1 MB

Heterogenost je bila namjerna: sustav je dizajniran da dokaže učinkovitost balansiranja opterećenja i planera među procesorima različitih mogućnosti. Gravitacijski registar NP-a održavao je matricu mogućnosti koja prati brzinu, memoriju i trenutno opterećenje svakog CNP-a.

Distribuirano nesigurno grananje („Asinhrona if“)

Jedan od najradikalnijih implementacija u DSPC-u je obrada uvjetne logike. U tradicionalnom računanju, grananje uzrokuje zaustavljanje cijevi. U našem modelu:

1. NP nailazi na uvjetno grananje.
2. Istovremeno šalje True putanju na CNP-Alpha i False putanju na CNP-Beta.
3. Obje čvorove izvode logiku na brzini niskog nivoa.
4. Kada se uvjet riješi, nevažeći rezultat se odbacuje, a važeći se potvrđuje u dijeljenoj memoriji.

Ovaj pristup potpuno eliminira kazne predviđanja grananja – uz trošak redundantnog izračuna. Kompromis je povoljan kada:

• UVJET NE MOŽE BITI POZNAT dok se ne dođe do kasnog stadija izvođenja (npr. ovisnost o podacima)
• Obje putanje imaju otprilike jednako vrijeme izvođenja (vidi Dodatak I)
• Parnet kašnjenje $\tau$ je zanemarivo u usporedbi s vremenom izvođenja po putanji

Učinkovitost $\eta$ modelirana je kao:

$\eta = \frac{T_{\text{exec}}(f)}{\max(T_{\text{true}}, T_{\text{false}}) + \tau}$

gdje je $T_{\text{exec}}(f)$ ukupno uštedjeno CPU vrijeme zbog paralelnog izvođenja, a $\tau \approx 0.5\text{ ms}$ je Parnet nadogradnjski trošak.

Model memorije i koherencija dijeljenog stanja

Denko klaster je koristio slabo povezani model memorije s eksplicitnom sinkronizacijom:

• Lokalna memorija: Svaki čvor je održavao privatnu RAM memoriju za svoj stek i radne registre
• Dijeljeni buffer kanala: 2 KB dual-port SRAM na svakom čvoru služila je kao Parnet sučelje, pristupno i lokalnom CPU-u i udaljenom NP-u
• Protokol koherencije: Nema automatske koherentnosti predmemorije. NP je održavao Zapis koherencije – sekvencijalni zapis svih promjena dijeljenih podataka, koji se ponovno izvodi na zahtjev od strane CNP-a
• Disiplina write-through: Sva DISC-injektirana koda radila je pod strogo write-through semantikom; nema baferiranja rezultata dok se eksplicitno ne izvrši commit putem DDT_Conduit_Commit (vidi Dodatak A)

Ovaj eksplicitni model je izbjegao kompleksnost distribuirane koherentnosti predmemorije u hardveru, što je bilo nepraktično na procesorima iz 1980-ih do 1990-ih. Cijena je bila veća kašnjenja pristupa dijeljenom stanju ($\sim 2–5\text{ ms}$ po ciklusu tamo-otamo), ali jednostavnost i determinizam bili su ključni za garancije stvarnog vremena u Triad logici većinsko glasovanja.

Otpornost na greške: Model Triad Logike

Da bismo održali pouzdanost koristeći nezaštićene kanale, koristimo redundantnu obradu. NP šalje kritičnu logiku na „Triad“ od tri CNP-a. Vjerojatnost greške u cijelom sustavu $P_{sys}$ izračunava se pomoću pouzdanosti jednog čvora $p$:

$P_{\text{sys}} = 3p^2 - 2p^3$

Ako je $p = 0.01$, $P_{\text{sys}}$ pada na $0.000298$, omogućujući pouzdanost razine superračunala koristeći potrošački hardver.

Usporedna učinkovitost: Denko klaster

Zadatak	Samostalno (060/50MHz)	Denko klaster (DSPC/Parnet)	Povećanje učinkovitosti
Mandelbrot (Iter: 256)	12,4 s	3,1 s	400 %
Ray-Trace (refleksije)	45,2 s	9,8 s	461 %
Kašnjenje kanala $\tau$	N/A	< 0,5 ms	Optimalno

Usporedni kontekst: NOW vs. Heliocentric

Tijekom istodobnih istraživanja distribuiranog računanja (1995.–1999.) razvijane su različite strategije:

Aspekt	NOW	Beowulf	Heliocentric
Interkonekcija	Ethernet (10/100 Mbps)	Ethernet	Neekriveni paralelni kabel
Kašnjenje	5–50 ms	5–50 ms	0,5–2 ms
Propusnost	10–12 MB/s	10–12 MB/s	297,5 KB/s (bit-bang)
Sinhronizacija	Softverska (TCP/IP)	Softverska (TCP/IP)	Hardverski CIA sat
Apstrakcija	Visoke razine (PVM, MPI)	Visoke razine (MPI)	Bare-metal assembly
Mjerljivost	10–50 čvorova	50–stotine čvorova	maksimalno 32 čvora
Otpornost na greške	Na razini aplikacije	Na razini aplikacije	Hardversko glasovanje većinom

Heliocentric je žrtvovao mjerljivost radi determinizma i predvidljivosti kašnjenja – valjanu strategiju za real-time obradu signala i upravljanje, ali neprimjernu za opće svrhe računanja. Denko klaster je postigao superiorno kašnjenje po zadatku, ali nije mogao dostići opseg komercijalnih klaster sustava, što je na kraju učinilo njegovu arhitekturu mrtvim putom.

Zaključak: Dekonstruirani stroj

Istraživanje zaključuje da je „kutija“ umjetno ograničenje. Heliocentrično računanje, potičeno DDT Standard Programming Code, dokazuje da je mreža bare-metal čvorova otpornija i moćnija entitet nego bilo koji monolitni superkompjuter. Mreža više nije način na koji računala komuniciraju; mreža je procesor.

Fizikalni supstrat kao izračun

Kada su SETI@home i Folding@home nastali 1999. godine, ja nisam vidio inovaciju — video sam potvrdu. Svijet je konačno stigao onamo gdje sam ja već izgradio u svom zagušenom radionici: mrežu gdje su neiskorištene mašine postale procesori, a ne periferni uređaji.

Ali moja vizija je išla još dalje. Kablovi sami po sebi, signali rukovanja koji putuju kroz bakar, impulsi CIA tajmera — ovo nisu provodnici za izračun. Oni su izračun. Svaki elektron koji prolazi kroz paralelni priključak, svaki bit-bang impuls sinkroniziran kroz Parnet, svaki glasovi većine riješeni u Triad Logicu — cijeli fizički supstrat sudjeluje u transformaciji podataka u rezultat.

Ova formalizacija predstavlja radikalnu inverziju: procesor nije kutija s mrežom priključenom na nju. Procesor je mreža, kablovi, signali vremena, distribuirani sat, fizički supstrat koordinacije sam po sebi. U ovom paradigmi, silicij prestaje biti mjesto izračuna; umjesto toga, izračun nastaje iz urednog kretanja informacija kroz prostor, vremenski određenog hardverom i zaštićenog fizičkim zakonima.

Kablovi nisu periferija. Signali vremena nisu pomoćni. Prijelazi napona na priključku paralelnog porta nisu troškovi — oni su otkucaji srca procesora. U Heliocentričnom izračunu ne postoji razlika između infrastrukture i izračuna. Granica nestaje.

Ovo je vizija koju sada formaliziram.

Povijesni kontekst i tehnološki put

Iako je Denko klaster ostvario svoje performansne ciljeve, projekt je na kraju napušten zbog konvergencije tehničkih i tržišnih čimbenika:

Propast hardverske platforme

Temeljni hardverski ekosustav je katastrofalno propao:

• Bankrot Commodorea (travanj 1994.): Glavni proizvođač Amiga sustava prestao je s radom, čime su se ukinule lanac opskrbe novim hardverom. Postojeće jedinice Amiga 4000 postale su rijetke; infrastruktura za podršku je isčezla. Do sredine 1990-ih, broj instaliranih Amiga sustava se neobratno smanjio.

• Prekidanje razvoja Motorola 68k: Motorola je postupno ukinuo MC68040 te kasnije prekinuo daljnji razvoj serije 680x0. Nijedna sljedeća arhitektura nije bila u razvoju. Skup naredbi 680x0 postao je povijesni. Bez novih čipsetova, hardverska platforma nije mogla evoluirati, a povećanje radne frekvencije ili broja jezgara bilo je nemoguće unutar DSPC/Amiga ekosustava.

Konvergencija konkurentnih tehnologija

Tri dodatna čimbenika učinila su Heliocentrično računanje arhitektonski zastarjelim:

1. Limite integriteta signala: Neekrivljeni paralelni kabeli duži od 8–10 metara pokazivali su elektromagnetske smetnje (EMI) koje su oštećivale sinkronizaciju bit-streama. Ovaj limit činio se neizbježnim bez skupih zaštitnih mjera i aktivnog diferencijalnog signala – ni jedno ni drugo nisu bili praktični za masovnu primjenu.

2. Konvergencija mrežnih tehnologija: Do 1999.–2001. godine, Gigabit Ethernet i tehnologije preklopnih struktura (npr. Myrinet, InfiniBand) nudeći su superioran propusni opseg i pouzdanost u odnosu na prilagođene protokole, čime su proprietarna rješenja postala neodrživa.

3. Evolucija CPU-a: Pojava višedržavnih i vektorskih skupova naredbi (SSE, AltiVec) unutar samog CPU-a poništila je prednost paralelnih čvorova. Arhitekture Intel i PowerPC pokrenule su nastajanje tržišta radnih stanica; Amiga sustavi nisu mogli natjecati. Radne stanice postale su dovoljno moćne da distribuirana koordinacija na čistom metalu pruža sve manje povrata.

Tehnološki posljedice

Ovaj rad predstavlja izrezanu tehničku granu – dokazan u principu, ali učinjen nemogućom izumiranjem njegove domaće platforme. Međutim, osnovni principi – posebno DISC (dinamička injekcija naredbi) i mekša rekonfigurabilnost – predskazuju suvremenu heterogenu izračunavanja: GPU programi za senke dinamički se ponovno kompajliraju za različite opterećenja, a FPGA-ovi nude programabilnu logičku injekciju. „Mekši ASIC“ vizija koju je ovdje traženo (1988.–1999.) danas je standardna praksa u suvremenoj visokoperformansnoj izračunavanju.

Dodatak A: DSPC makro logika za asinhrono grananje

; ************************************************************  
; DDT STANDARD PROGRAMMING CODE (DSPC) - ASYNC BRANCH MODULE  
; Created: 1988-05-21 | Author: Denis "Denko" Tumpic  
; ************************************************************

MACRO DDT_ASYNC_IF  
    LEA     CNP_Registry, A0  
    MOVE.L  (A0)+, D0           ; Target Alpha (True Path)  
    MOVE.L  (A0)+, D1           ; Target Beta (False Path)

    JSR     DDT_Conduit_Inject_True(D0)  
    JSR     DDT_Conduit_Inject_False(D1)

    CMPI.L  #TARGET_VAL, D2  
    BNE.S   .ResolveFalse

.ResolveTrue:  
    JSR     DDT_Conduit_Commit(D0)  
    JSR     DDT_Conduit_Discard(D1)  
    BRA.S   .EndBranch

.ResolveFalse:  
    JSR     DDT_Conduit_Commit(D1)  
    JSR     DDT_Conduit_Discard(D0)

.EndBranch:  
ENDM

Dodatak B: Parnet CIA-A/B mapa registara

Registar	Adresa	Funkcija u DSPC-u
CIAA_PRA	$BFE001	Smjer podataka / paralelno bit-bangovanje
CIAB_PRB	$BFD000	Sinkronizacija ACK / REQ ručnog upravljanja
CIAA_TALO	$BFE401	Niska bajt vrijednost sata kanala
CIAA_TAHI	$BFE501	Visoka bajt vrijednost sata kanala

Dodatak C: Implementacija DSPC većinske glasova

MACRO DDT_VOTE_TRIAD  
.CompareLoop:  
    MOVE.L  (A1)+, D1           ; Load Result Alpha  
    MOVE.L  (A2)+, D2           ; Load Result Beta  
    MOVE.L  (A3)+, D3           ; Load Result Gamma

    CMP.L   D1, D2  
    BEQ.S   .AlphaBetaMatch       
    CMP.L   D1, D3  
    BEQ.S   .AlphaGammaMatch      
    CMP.L   D2, D3  
    BEQ.S   .BetaGammaMatch     

    JSR     DDT_Handle_System_Fault  
    BRA.S   .NextLong

.AlphaBetaMatch:  
.AlphaGammaMatch:  
    MOVE.L  D1, (A4)+           ; Commit valid result  
    BRA.S   .DoneLong  
.BetaGammaMatch:  
    MOVE.L  D2, (A4)+             
.DoneLong:  
    DBF     D0, .CompareLoop      
ENDM

Dodatak D: Analiza propusne moći — Parnet vs. 68000 magistrala

Unutrašnja propusna moć 68000 na $7.14 \text{ MHz}$ (vrijeme ciklusa 68000: ~140 ns):

$BW_{\text{int}} = \frac{7.14 \times 10^6}{12} \times 4 \approx 2.38 \text{ MB/s}$

Propusna moć kanala putem DSPC bit-bang (približno 24 ciklusa/byte):

$BW_{\text{cond}} = \frac{7.14 \times 10^6}{24} \times 1 \approx 297.5 \text{ KB/s}$

Dodatak E: Skalabilnost i gravitacijska granica

Maksimalan broj čvorova $N_{max}$ koje NP može upravljati:

$N_{\text{max}} < \frac{T_{\text{task}}}{\sigma_{\text{handshake}} + \tau_{\text{conduit}}}$

Za NP A4000 (68040 @ 25 MHz), $N_{\text{max}} \approx 32$ čvorova prije zasićenja propusne moći.

Dodatak F: IEEE kontekst za distribuirane sustave s otpornošću na greške

Logika Triada korištena u Denko klasteru ima svoje teoretske korijene u radu Johna von Neumanna (1956.) o sintezi pouzdanih organizama iz nepouzdanih komponenti.

Temeljni izvori

Von Neumann, J. (1956.) "Probabilističke logike i sinteza pouzdanih organizama iz nepouzdanih komponenti." U Automata Studies, urednici C. E. Shannon & J. McCarthy. Princeton University Press.
Dostupno: Google Books | Archive.org

Suvremena literatura o otpornosti na greške

• Pradhan, D. K. (1996). Otporna računalna dizajniranja. Prentice Hall. ISBN 0-13-057887-8.
  (Sveobuhvatni izvor o TMR, glasovanju većinom i strategijama hardverske redundancije.)

• Siewiorek, D. P., & Swarz, R. S. (1992). Pouzdani računalni sustavi: dizajn i procjena (2. izdanje). Digital Press. ISBN 1-55558-064-7.
  (Autoritativni tekst o analizi pouzdanosti i klasifikaciji modela grešaka. Triad Logic Denko klastera izravno implementira paradigmu Triple Modular Redundancy (TMR) koja se razmatra u poglavlju 5.)

Veza s modernom otpornošću na greške

Model Triad Logic predstavlja formalnu Byzantsku otpornost na greške za desetljeća, ali koristi slične principe:

• Konzensus putem glasovanja većinom (klasični pristup, 1950.-1970.)
• Otpornost na kvarove jednog čvora (ekvivalentno $f=1$ od $n=3$)
• Deterministički protokol za potvrdu (slično dvofaznom potvrđivanju, ali sinkrono)

Suvremeni sustavi poput Raft konzensusa i Praktične Byzantske otpornosti na greške (PBFT) grade se na ovim temeljima s asinkronim pretpostavkama i mehanizmima izbora vođe. Heliocentrični, sinkroni, hardverski vremenski pristup bio je jednostavniji, ali manje skalabilan.

Dodatak G: Glosarij terminologije Denko Labsa

• CNP: Kooperativni mrežni procesor (Planete).
• Conduit: Hardverski paralelni podatkovni put.
• DISC: Dinamičko računanje skupom naredbi.
• DSPC: Standardni programski kod DDT (Osnovan 1988-05-21).
• NP: Mrežni procesor (Sunce).

Dodatak H: Usporedna analiza vremena i kašnjenja magistrale

DSPC smanjuje „mrežnu kaznu“ na približno $1\%$. Ako zadatak traje $500 \text{ ms}$ lokalno, ali samo $5 \text{ ms}$ za slanje, arhitektonsko prednost paralelnog izvršavanja premašuje troškove slanja.

Dodatak I: Modeliranje učinkovitosti distribuiranog „Ako“

Učinkovitost se maksimizira kada $T_{\text{true}} \approx T_{\text{false}}$. U neujednačenim granama, NP koristi prediktivno raspoređivanje kako bi dužu stazu dodijelio bržem CNP-u (npr. 68030 @ 40 MHz ili 68040).

Dodatak J: DSPC CIA-8520 makrovi za manipulaciju bitovima

MACRO DDT_SEND_BYTE  
    ; Input: D0 = Byte to Send  
    MOVE.B  D0, ($BFE001)       ; Place data on CIAA  
    BSET    #0, ($BFD000)       ; Pulse BUSY High (CIAB)  
.WaitAck:  
    BTST    #3, ($BFD000)       ; Wait for ACK  
    BEQ.S   .WaitAck              
    BCLR    #0, ($BFD000)       ; Clear BUSY  
ENDM

Dodatak K: Specificacija protokola DISC Logic Injection

Logicke pakete čine:

1. Zaglavlje (16 bajtova): DSPC potpis i DISC ID profila.
2. Logicno jedro: Sirovi 68k PIC (kod nezavisan o poziciji).
3. Vektor izlaza: Naredba za povratak u „slušno“ stanje.

Reference

1. Anderson, T. E., et al. (1995). "A Case for NOW." IEEE Micro, 15(3), 54–64.
   DOI: 10.1109/40.387590

2. Kung, H. T. (1982). "Why systolic architectures?" IEEE Computer, 15(1), 37–46.
   DOI: 10.1109/MC.1982.1658839

3. Tennenhouse, D. L., & Wetherall, D. J. (1996). "Towards an Active Network Architecture." ACM SIGCOMM Computer Communication Review, 26(2), 5–18.
   DOI: 10.1145/231699.231701

4. Tumpic, D. (1988). "DDT Standard Programming Code (DSPC) Specification." Denko Labs Technical Memorandum. (Povijesni arhiva; nije recenzirano.)

5. Von Neumann, J. (1956). "Probabilistic Logics and the Synthesis of Reliable Organisms from Unreliable Components." U Automata Studies, uredili C. E. Shannon & J. McCarthy. Princeton University Press.
   Dostupno: Google Books

6. Siewiorek, D. P., & Swarz, R. S. (1992). Reliable Computer Systems: Design and Evaluation (2nd ed.). Digital Press.

7. Pradhan, D. K. (1996). Fault-Tolerant Computer System Design. Prentice Hall.

Dodatni povijesni izvori

• Commodore Computers. Postupci stečaja, travanj 1994. Sud za stečaj SAD-a, istočni okrug New Yorka.
• Motorola Semiconductor Products Division. "MC68040 Korisnički priručnik." Revizija 1.0, 1990. (Zadnji visokoučinkoviti procesor serije 680x0; nema nasljednika.)
• Amiga, Inc. Tehnički priručnici za uređaj CIA-8520 (MOS6526) Complex Interface Adapter. (Sada dostupni u arhivama retro računalstva.)